视频编解码 IP 选型：要求不应止于 H.264 或 H.265

将编码标准名称转化为实现约定

ITU-T H.264 和 H.265 定义视频编码标准，但并非某个 IP 的完整产品描述。对每种所需标准，应记录编码或解码方向、Profile、Level、适用时的 Tier、位深、色度格式、尺寸和帧率。解码验证不能证明编码能力，8 位模式也不能证明支持 10 位模式。

明确拟授权的准确配置。技术路线图或研究架构可能讨论比已发布内核更多的标准。索取带版本的支持矩阵、符合性证据，以及接收设备能够实际解码的代表性输出码流。

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明确并发路数与存储流量

两路 3840 × 2160 UHD、60 fps 的总有效像素速率为每秒 995.328 百万像素；四路 1920 × 1080、60 fps 则为每秒 497.664 百万像素。这些示例计数有助于定义负载，但相同总像素速率不代表相同编解码性能，调度、参考帧、图像结构及位深也会影响结果。

索取峰值与持续存储带宽、参考缓冲容量，以及各路独立启停时的行为。若产品需要同时编解码，应进行并发测试。记录时钟和存储假设，避免把单核测试误认为完整多路子系统性能。

联合评估码率、画质与延迟

使用相同片源和画质测量规则。明确目标码率、允许突发、码率控制模式、关键帧间隔与缓冲限制。覆盖快速运动、纹理、噪声和突变场景。较低平均码率可能掩盖超出实际传输或存储预算的突发行为。

对于低延迟运行，应分别记录首个输入、首个有效输出及完整图像输出时间。注明图像重排序与前瞻处理假设。应比较满足相同接收端兼容性、画质和延迟约束的配置，不能将与某个软件预设的比较视为普遍压缩优势。

评估实现路径与交接

对于 FPGA，索取准确器件、工具版本、频率及 LUT/BRAM/DSP 用量。对于 ASIC，索取综合约束、工艺与库假设、验证交付物及物理设计责任。FPGA 运行是有价值的证据，但不能证明其他 ASIC 工艺上的时序、面积或功耗。选型前应约定驱动、寄存器模型及集成支持。

带着这些问题开展 IP 评估

• 准备编码/解码及 Profile/Level 支持矩阵。
• 定义并发路数、存储与接收端约束。
• 索取可复现画质、码率控制及延迟结果。